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HIGH-SPEED 3.3V
Features
128K x 18 ASYNCHRONOUS
DUAL-PORT STATIC RAM
IDT70V639S
◆
True Dual-Port memory cells which allow simultaneous
access of the same memory location
◆
Fully asynchronous operation from either port
◆
◆
◆
◆
◆
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◆
High-speed access
– Commercial: 10/12/15ns (max.)
– Industrial: 12/15ns (max.)
Dual chip enables allow for depth expansion without
external logic
IDT70V639 easily expands data bus width to 36 bits or
more using the Master/Slave select when cascading more
than one device
M/ S = V IH for BUSY output flag on Master,
M/ S = V IL for BUSY input on Slave
Busy and Interrupt Flags
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
◆
◆
◆
◆
◆
◆
Separate byte controls for multiplexed bus and bus
matching compatibility
Supports JTAG features compliant to IEEE 1149.1
– Due to limited pin count, JTAG is not supported on the
128-pin TQFP package.
LVTTL-compatible, single 3.3V (±150mV) power supply for
core
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)
power supply for I/Os and control signals on each port
Available in a 128-pin Thin Quad Flatpack, 208-ball fine
pitch Ball Grid Array, and 256-ball Ball Grid Array
Industrial temperature range (–40°C to +85°C) is available
for selected speeds
between ports
Functional Block Diagram
UB L
LB L
R/ W L
◆
Green parts available, see ordering information
UB R
LB R
R/ W R
B
E
B
E
B
E
B
E
CE 0 L
0
L
1
L
1
R
0
R
CE 0R
CE 1 L
OE L
Dout0-8_L
Dout9-17_L
Dout0-8_R
Dout9-17_R
CE 1R
OE R
128K x 18
MEMORY
ARRAY
I/O 0L - I/O 17L
Din_L
Din_R
I/O 0R - I/O 17R
A 16L
A 0L
Address
Decoder
ADDR_L
ADDR_R
Address
Decoder
A 16R
A 0R
OE L
ARBITRATION
OE R
CE 0L
CE 1L
R/ W L
INTERRUPT
SEMAPHORE
LOGIC
R/ W R
CE 0 R
CE 1 R
BUSY L
BUSY R
SEM L
INT L
TDI
TDO
NOTES:
1. BUSY is an input as a Slave (M/ S =V IL ) and an output when it is a Master (M/ S =V IH ).
M/ S
JTAG
TMS
TCK
TRST
SEM R
INT R
5621 drw 01
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).
?2009 Integrated Device Technology, Inc.
1
JANUARY 2009
DSC-5621/6
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